“启明二号”（Phoenix）的成功Tapeout，不仅是启明芯在MP3
SoC领域迈出的关键一步，更在公司内部，悄然引发了一场关于“效率”的革命。这场革命的核心驱动力，正是那个一直被寄予厚望、并在“启明二号”设计中初露锋芒的自研EDA工具——“盘古”。
在“启明二号”项目结束后，李志远带领的“盘古”EDA团队并没有停歇。他们立刻对“盘古”PR（布局布线）引擎在项目中实际应用的数据和反馈，进行了全面而深入的复盘分析。而分析的结果，足以让整个公司，尤其是那些曾经对自研EDA持怀疑态度的人，感到震惊。
在一份由李志远亲自撰写、提交给林轩和公司技术委员会，一个由林轩、顾维钧、陈家俊、李志远等核心技术负责人组成的内部决策机构的报告中，一组组详实的数据，清晰地勾勒出了“盘古”带来的效率提升：
关键模块PR迭代次数显着减少:
报告选取了“启明二号”中五个复杂度最高、时序最关键的数字模块（包括USB控制器核心、DSP加速单元、存储器控制器接口等）作为样本。数据显示，在使用商业EDA工具（Cadence
SE）时，这些模块为了达到时序收敛目标，平均需要进行8到12次的PR迭代优化。而当后端工程师尝试使用“盘古”PR引擎后，平均迭代次数骤降至3到4次！这意味着大量的设计时间和人力被节省下来。
工具运行时间大幅缩短:
对于同等规模和复杂度的模块，“盘古”PR引擎的平均运行时间，相比市面上的商业工具，缩短了约40%！这主要得益于其更先进、更优化的核心算法（如林轩启发的启发式模拟退火结合机器学习思想）以及针对启明芯内部服务器集群进行的并行计算优化。运行时间的缩短，意味着工程师可以更快地得到结果，进行更多的设计尝试，从而加速整个设计进程。
更高质量的设计结果（QoR）:
更令人惊喜的是，在某些“硬骨头”模块上，“盘古”不仅更快，而且结果更好！报告中特别提到了两个案例：一个是某个高速接口模块，商业工具反复优化都无法完全消除时序违例，而“盘古”一次就成功收敛，并留有正裕量；另一个是DSP加速单元，在满足所有时序约束的前提下，“盘古”生成的布局面积比商业工具小了5%，这意味着更低的芯片成本和功耗。
对设计流程的积极影响:
报告还引用了多位参与“启明二号”项目的后端工程师的反馈。像张伟这样的年轻工程师表示：“‘盘古虽然现在还是命令行操作，但感觉它的算法更‘聪明，特别是在处理拥塞和复杂时钟树方面，比SE更有效率。而且它生成的日志信息也更清晰，更容易定位问题。”
另一位资深工程师则评价道：“‘盘古让我们在后端物理实现阶段有了更多的选择和武器。以前遇到难题只能死磕商业工具的参数，现在可以试试‘盘古，往往能带来意想不到的效果。这确实改变了我们的工作方式。”
报告最后给出了一个保守的估算：综合考虑迭代次数减少、运行时间缩短以及问题解决效率的提升，“盘古”PR引擎的应用，至少为“启明二号”项目的后端物理设计阶段，节省了三到四周的宝贵时间！
这份报告在技术委员会内部传阅时，引起了巨大的反响。
顾维钧这位一向严谨的模拟电路专家，看完报告后也忍不住赞叹：“志远，你们这个‘盘古，真是了不起！能够在这么短的时间内，在PR这个核心领域取得如此大的突破，甚至在实际项目中展现出超越商业工具的潜力，这在业界是难以想象的！”
第88章 “盘古”效率革命 － 设计流程的重塑[1/2页]